你可能感兴趣的试题

Amdahl定律中，加速比定义为（），其中T0为改进前所需的执行时间，Tn为改进后所需的执行时间。

某计算机系统由图5-35所示的部件构成，假定每个部件的千小时可靠度R均为0.9，则该系统的千小时可靠度约为（）。

某计算机字长为16位，运算器为16位，有16个16位通用寄存器，8种寻址方式，主存容量为64K字。指令中地址码由寻址方式字段和寄存器字段组成，采用单字长指令，则该计算机最多可构成 (1) 条单操作数指令；寄存器间接寻址的范围为 (2) K字。

计算机执行程序所需的时间P，可用P=I×CPI×T来估计，其中I是程序经编译后的机器指令数，CPI是执行每条指令所需的平均机器周期数，T为每个机器周期的时间。RISC计算机采用 (1) 来提高机器的速度。它的指令系统具有 (2) 的特点。指令控制部件的构建， (3) 。RISC机器又通过采用 (4) 来加快处理器的数据处理速度。RISC的指令集使编译优化工作 (5) 。

设有7项任务，分别标记为a、b、c、d、e、f和g，需要若干台机器以并行工作方式来完成，它们执行的开始时间和完成时间如表5-11所示。
表5-11 任务开始时间和完成时间

在最优分配方案中完成这些任务需要（）台机器。

构成4M×8bit的存储器，若采用256K×8bit的芯片，需 (1) 片；若采斥512K×1bit的芯片，需 (2) 片。

某数值编码为FFH，若它所表示的真值为-127，则它是用 (1) 表示的；若它所表示的真值为-1，则它是用 (2) 表示的。

计算机指令系统中采用不同寻址方式的主要目的是 (1) 。在下列寻址方式中取得操作数速度最慢的是 (2) 。

某计算机字长为16位，运算器为16位，有16个16位通用寄存器，8种寻址方式，主存容量为64K字。指令中地址码由寻址方式字段和寄存器字段组成，采用单字长指令，则该计算机最多可构成 (1) 条单操作数指令；寄存器间接寻址的范围为 (2) K字。

构成4M×8bit的存储器，若采用256K×8bit的芯片，需 (1) 片；若采斥512K×1bit的芯片，需 (2) 片。

计算机指令系统中采用不同寻址方式的主要目的是 (1) 。在下列寻址方式中取得操作数速度最慢的是 (2) 。

计算机执行程序所需的时间P，可用P=I×CPI×T来估计，其中I是程序经编译后的机器指令数，CPI是执行每条指令所需的平均机器周期数，T为每个机器周期的时间。RISC计算机采用 (1) 来提高机器的速度。它的指令系统具有 (2) 的特点。指令控制部件的构建， (3) 。RISC机器又通过采用 (4) 来加快处理器的数据处理速度。RISC的指令集使编译优化工作 (5) 。

某数值编码为FFH，若它所表示的真值为-127，则它是用 (1) 表示的；若它所表示的真值为-1，则它是用 (2) 表示的。

硬磁盘存储器的道存储密度是指 (1) ，而不同磁道上的位密度是 (2) 。

CPU中，保存当前正在执行的指令的寄存器是 (1) 。保存指令执行结果的寄存器是 (2) 。

按照国标《信息交换用汉字编码字符集——基本集》(即GB2312)规定，一个汉字由 (1) 个字节组成。为了达到中西文兼容的目的，区分汉字与ASCII码，汉字编码的最高位为 (2) 。

计算机执行程序所需的时间P，可用P=I×CPI×T来估计，其中I是程序经编译后的机器指令数，CPI是执行每条指令所需的平均机器周期数，T为每个机器周期的时间。RISC计算机采用 (1) 来提高机器的速度。它的指令系统具有 (2) 的特点。指令控制部件的构建， (3) 。RISC机器又通过采用 (4) 来加快处理器的数据处理速度。RISC的指令集使编译优化工作 (5) 。

假设用一条4级流水线结构来完成一条指令的取指、指令译码和取数、运算以及送回结果4个基本操作，各段执行时间分别是10ns、30ns、20ns、40ns，则该流水线的操作周期为 (1) ns，用该流水线计算完成100条连续指令的时间为 (2) 。

对于图5-36所示的系统(a)中，仅当部件1、部件2和部件3全部正常时系统才能正常工作，图中数字为各部分的可靠性，整个系统的可靠性近似为 (1) 。在系统(b)中，如果将部件2和部件3改成由两个器件构成，只要器件a和b中有一个正常，就能使部件2正常工作，只要器件c和d中有一个正常，就能使部件3正常工作。图中数字是各器件的可靠性，则部件2的可靠性是 (2) ，整个系统的可靠性近似为 (3) 。

用64K×8的RAM芯片和32K×16的ROM芯片设计一个256K×16的存储器，地址范围为00000H～3FFFFH，其中ROM的地址范围为10000H～1FFFFH，其余为RAM的地址。则地址线为 (1) 根，数据线为 (2) 根；ROM需要 (3) 片，RAM需要 (4) 片。
CPU执行一段程序时，Cache完成存取的次数为5000次，主存完成存取的次数为200次。已知Cache的存取周期为40ns，主存的存取周期为160ns。其两级存储器的平均访问时间为 (5) ns。

CPU中，保存当前正在执行的指令的寄存器是 (1) 。保存指令执行结果的寄存器是 (2) 。

按照国标《信息交换用汉字编码字符集——基本集》(即GB2312)规定，一个汉字由 (1) 个字节组成。为了达到中西文兼容的目的，区分汉字与ASCII码，汉字编码的最高位为 (2) 。

计算机执行程序所需的时间P，可用P=I×CPI×T来估计，其中I是程序经编译后的机器指令数，CPI是执行每条指令所需的平均机器周期数，T为每个机器周期的时间。RISC计算机采用 (1) 来提高机器的速度。它的指令系统具有 (2) 的特点。指令控制部件的构建， (3) 。RISC机器又通过采用 (4) 来加快处理器的数据处理速度。RISC的指令集使编译优化工作 (5) 。

硬磁盘存储器的道存储密度是指 (1) ，而不同磁道上的位密度是 (2) 。

假设用一条4级流水线结构来完成一条指令的取指、指令译码和取数、运算以及送回结果4个基本操作，各段执行时间分别是10ns、30ns、20ns、40ns，若用该流水线完成100条连续指令，则该流水线的吞吐率为 (1) 、加速比为 (2) 、效率为 (3) 。

对于图5-36所示的系统(a)中，仅当部件1、部件2和部件3全部正常时系统才能正常工作，图中数字为各部分的可靠性，整个系统的可靠性近似为 (1) 。在系统(b)中，如果将部件2和部件3改成由两个器件构成，只要器件a和b中有一个正常，就能使部件2正常工作，只要器件c和d中有一个正常，就能使部件3正常工作。图中数字是各器件的可靠性，则部件2的可靠性是 (2) ，整个系统的可靠性近似为 (3) 。

假设用一条4级流水线结构来完成一条指令的取指、指令译码和取数、运算以及送回结果4个基本操作，各段执行时间分别是10ns、30ns、20ns、40ns，则该流水线的操作周期为 (1) ns，用该流水线计算完成100条连续指令的时间为 (2) 。

假设用一条4级流水线结构来完成一条指令的取指、指令译码和取数、运算以及送回结果4个基本操作，各段执行时间分别是10ns、30ns、20ns、40ns，若用该流水线完成100条连续指令，则该流水线的吞吐率为 (1) 、加速比为 (2) 、效率为 (3) 。

计算机执行程序所需的时间P，可用P=I×CPI×T来估计，其中I是程序经编译后的机器指令数，CPI是执行每条指令所需的平均机器周期数，T为每个机器周期的时间。RISC计算机采用 (1) 来提高机器的速度。它的指令系统具有 (2) 的特点。指令控制部件的构建， (3) 。RISC机器又通过采用 (4) 来加快处理器的数据处理速度。RISC的指令集使编译优化工作 (5) 。

用64K×8的RAM芯片和32K×16的ROM芯片设计一个256K×16的存储器，地址范围为00000H～3FFFFH，其中ROM的地址范围为10000H～1FFFFH，其余为RAM的地址。则地址线为 (1) 根，数据线为 (2) 根；ROM需要 (3) 片，RAM需要 (4) 片。
CPU执行一段程序时，Cache完成存取的次数为5000次，主存完成存取的次数为200次。已知Cache的存取周期为40ns，主存的存取周期为160ns。其两级存储器的平均访问时间为 (5) ns。

对于图5-36所示的系统(a)中，仅当部件1、部件2和部件3全部正常时系统才能正常工作，图中数字为各部分的可靠性，整个系统的可靠性近似为 (1) 。在系统(b)中，如果将部件2和部件3改成由两个器件构成，只要器件a和b中有一个正常，就能使部件2正常工作，只要器件c和d中有一个正常，就能使部件3正常工作。图中数字是各器件的可靠性，则部件2的可靠性是 (2) ，整个系统的可靠性近似为 (3) 。

假设用一条4级流水线结构来完成一条指令的取指、指令译码和取数、运算以及送回结果4个基本操作，各段执行时间分别是10ns、30ns、20ns、40ns，若用该流水线完成100条连续指令，则该流水线的吞吐率为 (1) 、加速比为 (2) 、效率为 (3) 。

用64K×8的RAM芯片和32K×16的ROM芯片设计一个256K×16的存储器，地址范围为00000H～3FFFFH，其中ROM的地址范围为10000H～1FFFFH，其余为RAM的地址。则地址线为 (1) 根，数据线为 (2) 根；ROM需要 (3) 片，RAM需要 (4) 片。
CPU执行一段程序时，Cache完成存取的次数为5000次，主存完成存取的次数为200次。已知Cache的存取周期为40ns，主存的存取周期为160ns。其两级存储器的平均访问时间为 (5) ns。

用64K×8的RAM芯片和32K×16的ROM芯片设计一个256K×16的存储器，地址范围为00000H～3FFFFH，其中ROM的地址范围为10000H～1FFFFH，其余为RAM的地址。则地址线为 (1) 根，数据线为 (2) 根；ROM需要 (3) 片，RAM需要 (4) 片。
CPU执行一段程序时，Cache完成存取的次数为5000次，主存完成存取的次数为200次。已知Cache的存取周期为40ns，主存的存取周期为160ns。其两级存储器的平均访问时间为 (5) ns。