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CPU 的地址总线 16 根（A15 ～A0 ， A0 是低位）， 双向数据总线 16 根（D15 ～D0 ）。 控制总线中与主存有关的信号有 MREQ（允许访存． 低电平有效）。 R／ W（高电平读命令， 低电平写命令）。 主存地址空间分配如下：0～8191 为系统程序区， 由 EPROM 芯片组成， 从 8192 起一共 32K 地址空间为用户程序区， 最后（最大地址）4K 地址空间为系统程序工作区。 上述地址为十进制． 按字编址。 现有如下两种芯片。
EPROM： 8K×16 位（控制端仅有 CS）， 16K×8 位
SRAM： 16K×1 位， 2K×8 位， 4K×16 位， 8K×16 位
请从上述芯片中选择芯片设计该计算机的主存储器． 画出主存逻辑框图． 注意画选片逻辑（可选用门电路及译码器）。
①0～8191 为系统程序区， 应该由 EPROM 芯片组成， ...
你可能感兴趣的试题
设有一个 1MB 容量的存储器， 字长为 32 位， 问：
按字节编址， 地址寄存器、 数据寄存器各为几位？ 编址范围为多大？
设有一个 1MB 容量的存储器， 字长为 32 位， 问：
按半字编址， 地址寄存器、 数据寄存器各为几位？ 编址范围为多大？
某计算机系统的内存储器由 Cache 和主存构成， Cache 的存取周期为 45 纳秒， 主存的存取周期为 200 纳秒。 已知在一段给定的时间内， CPU 共访问内存 4500 次， 其中 340 次访问主存。 问：
Cache 的命中率是多少？
Cache 的命中率 h＝Nc／ （Nc＋Nm） ＝（4500－340） ／ 4500＝0. 92。
设有一个 1MB 容量的存储器， 字长为 32 位， 问：
按字编址， 地址寄存器、 数据寄存器各为几位？ 编址范围为多大？
某计算机系统的内存储器由 Cache 和主存构成， Cache 的存取周期为 45 纳秒， 主存的存取周期为 200 纳秒。 已知在一段给定的时间内， CPU 共访问内存 4500 次， 其中 340 次访问主存。 问：
CPU 访问内存的平均时间是多少纳秒？
某计算机系统的内存储器由 Cache 和主存构成， Cache 的存取周期为 45 纳秒， 主存的存取周期为 200 纳秒。 已知在一段给定的时间内， CPU 共访问内存 4500 次， 其中 340 次访问主存。 问：
如果 Cache 为 8 行， 主存 16 块， 分别采用三种方式映射主存的第 9 块到 Cache 中什么位置（写出 tag值）。
全相联方式： 内存的第...
某机字长 32 位， 主存容量 32MB， 按字节编址； 该机的 Cache 采用 4 路组相联映射方式， Cache 容量为16KB， 块长为 4 个字， 试回答下列问题。
主存地址位数为多少？
主存按字节编址， 容量为 32MB＝225 B， 故主存地址位数为 25。
某机字长 32 位， 主存容量 32MB， 按字节编址； 该机的 Cache 采用 4 路组相联映射方式， Cache 容量为16KB， 块长为 4 个字， 试回答下列问题。
画出主存地址格式示意图， 注明各字段名称及位数。
某机字长 32 位， 主存容量 32MB， 按字节编址； 该机的 Cache 采用 4 路组相联映射方式， Cache 容量为16KB， 块长为 4 个字， 试回答下列问题。
设该 Cache 的命中率为 98％， 如果 Cache 的速度是主存的 5 倍， 则该机采用 Cache 时存储系统的速度是不采用 Cache 时的多少倍（设 CPU 访存时同时访问 Cache 和主存， 若 Cache 命中则中断主存访问） ？
一个由高速缓冲存储器 Cache 与主存储器组成的二级存储系统。 已知主存容量为 1MB， 按字节编址， 缓存容量为 32KB， 采用组相联方式进行地址映射与变换， 主存与缓存的每一块为 648， 缓存共分 8 组。
写出主存与缓存的地址格式（标明各字段名称与位数）。
一个由高速缓冲存储器 Cache 与主存储器组成的二级存储系统。 已知主存容量为 1MB， 按字节编址， 缓存容量为 32KB， 采用组相联方式进行地址映射与变换， 主存与缓存的每一块为 648， 缓存共分 8 组。
假定 Cache 的存取周期为 20μs， 命中率为 0. 95， 希望采用 Cache 后的加速比大于 10。 那么主存储器的存取速度应大于多少（访存时 CPU 同时访问 Cache 和主存， 如 Cache 命中则中断主存访问） ？
某机器中， 配有一个 ROM 芯片， 地址空间 0000H～3FFFH。 现在再用几个 16K×8 的 RAM 芯片构成一个 32K×8 的 RAM 区域， 使其地址空间为 8000H～FFFFH。 假设此 RAM 芯片有
信号控制端。 CPU 地址总线为 A15～A0， 数据总线为 D7～D0。
要求：
问地址空间 8000H～FFFFH 需要几个 RAM 芯片？
已知某 CPU 有 16 根地址线、 8 根数据线， 并用 MREQ 作为访存控制信号（低电平有效）。 现有下列存储芯片： 1K×4 位 ROM、 2K×4 位 ROM、 4K×8 位 ROM、 4K×8 位 RAM、 8K×4 位 RAM、 8K×8 位 RAM 和非门、 与非门、 或非门若干， 如下图所示。 试对该机存储系统进行设计， 要求： 0～2047 为系统程序区， 4096～16383 为用户程序区， 在不浪费存储容量的基础上使用最少数量的存储芯片。
说明使用存储芯片的种类及数量；
某机器中， 配有一个 ROM 芯片， 地址空间 0000H～3FFFH。 现在再用几个 16K×8 的 RAM 芯片构成一个 32K×8 的 RAM 区域， 使其地址空间为 8000H～FFFFH。 假设此 RAM 芯片有信号控制端。 CPU 地址总线为 A15～A0， 数据总线为 D7～D0。
要求：
画出机器各芯片地址分配方案。
根据芯片的地址空间， 机器芯片的地址分配方案如下：
表 3-1
| 16k（ROM） |
| 16k（空） |
| 16k（RAM） |
| 16k（RAM） |
已知某 CPU 有 16 根地址线、 8 根数据线， 并用 MREQ 作为访存控制信号（低电平有效）。 现有下列存储芯片： 1K×4 位 ROM、 2K×4 位 ROM、 4K×8 位 ROM、 4K×8 位 RAM、 8K×4 位 RAM、 8K×8 位 RAM 和非门、 与非门、 或非门若干， 如下图所示。 试对该机存储系统进行设计， 要求： 0～2047 为系统程序区， 4096～16383 为用户程序区， 在不浪费存储容量的基础上使用最少数量的存储芯片。
使用所给门电路画出存储芯片片选逻辑图（片选信号低电平有效）。
图 3-3
在虚拟地址和物理地址均为 32 位、 页大小为 4KB 的某种体系结构中， 假定存在下表所示的地址映像关系， 问： 对应于下列虚拟地址的物理地址分别是什么？
表 3-2
| 虚页号 | 实页号 |
| ABC89H 13385H 22433H 54483H |
97887H 99910H 00001H 1A8C2H |
22433007H；
在虚拟地址和物理地址均为 32 位、 页大小为 4KB 的某种体系结构中， 假定存在下表所示的地址映像关系， 问： 对应于下列虚拟地址的物理地址分别是什么？
表 3-2
| 虚页号 | 实页号 |
| ABC89H 13385H 22433H 54483H |
97887H 99910H 00001H 1A8C2H |
13385ABCH；
下图是某存储芯片的引脚图， 请回答：
图 3-6
这个存储芯片的类型（是 RAM 还是 ROM） ？ 这个存储芯片的容量？
芯片类型是 RAM， 且为动态 RAM（DRAM）， 芯片容量 64K×1。
在虚拟地址和物理地址均为 32 位、 页大小为 4KB 的某种体系结构中， 假定存在下表所示的地址映像关系， 问： 对应于下列虚拟地址的物理地址分别是什么？
表 3-2
| 虚页号 | 实页号 |
| ABC89H 13385H 22433H 54483H |
97887H 99910H 00001H 1A8C2H |
ABC89011H。
下图是某存储芯片的引脚图， 请回答：
图 3-6
若地址线增加一根， 存储芯片的容量将变为多少？
由于地址线是复用的， 若地址线增加一根， 容量增加 4 倍， 芯片的容量变为 256K×1。
下图是某存储芯片的引脚图， 请回答：
图 3-6
这个芯片是否需要刷新？ 为什么？ 刷新和重写有什么区别？
下图是某存储芯片的引脚图， 请回答：
图 3-6
如果需要刷新， 请指出芯片刷新一遍需要的时间（设存取周期为 0. 5μs） 及你准备选择的刷新方式，需说明理由。
某机主存容量为 1MB， 两路组相连方式（每组仅有两块） 的 Cache 容量为 64KB， 每个数据块为 256 字节。 CPU 要顺序访问的地址为 20124H、 58100H、 60140H 和 60138H 这 4 个主存字节单元中的数。 已知访问开始前第 2 组（组号为 1） 的地址阵列内容如下图所示， Cache 采用 LRU 替换策略。
表 3-3
| 0 | 00100（二进制） |
| 1 | 01011（二进制） |
说明 Cache 的结构（即分多少组、 组内分多少块）， 给出主存及 Cache 的地址格式。 上述 4 个数能否直接从Cache 中读取， 若能， 请给出实际访问的 Cache 地址。 第 4 个数访问结束时， 上图的内容如何变化。
图...
某微机的寻址范围为 64KB， 其存储器选择器信号为 M， 接有 8 片 8KB 的存储器， 试完成下列问题。
写出每片 RAM 的寻址范围；
地址总线 A15 ～A0 ， 其中 A0 是最低位。 存储器地址空间为 3000H～67FFH。 其中 3000H～4FFFH 为 ROM区， 选用 EPROM 芯片（4K× 2）； 5000H～67FFH 为 RAM 区， 选用 RAM 芯片（2K×4）。
EPROM 芯片、 RAM 芯片各需连入哪几根地址线？
某微机的寻址范围为 64KB， 其存储器选择器信号为 M， 接有 8 片 8KB 的存储器， 试完成下列问题。
如果运行时发现不论往哪片存储器存放 8KB 数据， 以 4000H 起始地址的存储芯片都有与之相同的数据， 分析故障原因；
Cache 存取周期为 45ns， 主存存取周期为 200ns。 已知在一段给定的时间内， CPU 共访存 4500 次， 而Cache 的未命中率为 10％， 问：
CPU 访问 Cache 和主存各多少次？
地址总线 A15 ～A0 ， 其中 A0 是最低位。 存储器地址空间为 3000H～67FFH。 其中 3000H～4FFFH 为 ROM区， 选用 EPROM 芯片（4K× 2）； 5000H～67FFH 为 RAM 区， 选用 RAM 芯片（2K×4）。
需设置多少个片选信号， 分别写出各片选信号的逻辑式。
某微机的寻址范围为 64KB， 其存储器选择器信号为 M， 接有 8 片 8KB 的存储器， 试完成下列问题。
如果运行时发现以 0000H 为起始地址的一片存储芯片不能读写， 分析故障原因；
Cache 存取周期为 45ns， 主存存取周期为 200ns。 已知在一段给定的时间内， CPU 共访存 4500 次， 而Cache 的未命中率为 10％， 问：
CPU 访存的平均访问时间是多少？CPU访存的平均时间T=0.92×45+(1-0.92)×200=57.4ns
某计算机的主存地址位数为 32 位， 按字节编址。 假定数据 Cache 中最多存放 128 个主存块， 采用 4 路组相联方式， 块大小为 64Byte， 每块设置了 1位有效位。 采用一次性写回策略， 为此每块设置了 1 位“脏” 位。
要求：
分别指出主存地址中标记（Tag）、 组号（Index） 和块内地址（Offset） 3 部分的位置和位数。
某微机的寻址范围为 64KB， 其存储器选择器信号为 M， 接有 8 片 8KB 的存储器， 试完成下列问题。
若发现译码器中的地址线 A 13 与 CPU 断线， 并搭接到低电平的故障， 问后果如何？
某计算机的主存地址位数为 32 位， 按字节编址。 假定数据 Cache 中最多存放 128 个主存块， 采用 4 路组相联方式， 块大小为 64Byte， 每块设置了 1位有效位。 采用一次性写回策略， 为此每块设置了 1 位“脏” 位。
要求：
计算该数据 Cache 的总位数。
某个系统拥有 48 位的虚拟地址和 36 位的物理地址， 并且主存储器的容量为 128MB。 如果系统中使用的页的大小为 4096 个字节， 问： 该地址空间能够支持的虚页数和实页数分别是多少？ 主存储器中共有多少个页框？
某微机的寻址范围为 64KB， 其存储器选择器信号为 M， 接有 8 片 8KB 的存储器， 试完成下列问题。
如果发现只能对第 1～4 片 RAM 进行读写， 试分析故障原因。
说明译码器的 C 输入端始终为低， 可以检查一下 A15 是否搭接到低电平上。
CPU 的地址总线 16 根（A15 ～A0 ， A0 是低位）， 双向数据总线 16 根（D15 ～D0 ）。 控制总线中与主存有关的信号有 MREQ（允许访存． 低电平有效）。 R／ W（高电平读命令， 低电平写命令）。 主存地址空间分配如下：0～8191 为系统程序区， 由 EPROM 芯片组成， 从 8192 起一共 32K 地址空间为用户程序区， 最后（最大地址）4K 地址空间为系统程序工作区。 上述地址为十进制． 按字编址。 现有如下两种芯片。
EPROM： 8K×16 位（控制端仅有 CS）， 16K×8 位
SRAM： 16K×1 位， 2K×8 位， 4K×16 位， 8K×16 位
请从上述芯片中选择芯片设计该计算机的主存储器． 画出主存逻辑框图． 注意画选片逻辑（可选用门电路及译码器）。
①0～8191 为系统程序区， 应该由 EPROM 芯片组成， ...
