计算机科学VHDL语言判断题每日一练(2019.03.23)

来源：考试资料网

1.判断题CONSTANT T2：std_logic <= ’0’;

2.判断题VHDL语言与计算机C语言的没有差别。

3.判断题在结构体中定义一个全局变量（VARIABLES），可以在所有进程中使用。

4.判断题传统的系统硬件设计方法是采用自上而下（top down）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自下而上（bottom up）的设计方法。

5.判断题Moore状态机输出只是状态机当前状态的函数，Mealy状态机输出为有限状态机当前值和输入值的函数