设计一个8位计数器。

用Veriog描述带清零端的4位寄存器。

利用Verilog代码设计4位全加器。输入信号：被加数a[3：0]；加数b[3：0]；低位进位cin.输出信号：和数s[3：0]；进位co。

四位全加器程序如下，补全程序。

设计一奇偶校验位生成电路，输入八位总线信号bus，输出及校验位odd，偶校验位even。

8-3编码器的真值表如下表所示，完成整个程序的编写。

使用Verilog语言设计一个脉冲发生器。

设计一个有清零、使能、装载功能的四位十进制减1计数器。清零低有效，使能、装载高有效。功能优先级为清零>装载>使能。

设计一个触发器。

设计一个带复位端且对输入时钟clk进行二分频模块，设计要求：复位信号为同步、高电平有效，时钟的下降沿触发。