任何时序电路都以（）为驱动信号，时序电路只是在时钟信号的边沿到来时，其状态才发生改变。

整型对象的范围约束通常用（）关键词，位矢量用downto/to关键词。

简述CPLD与FPGA的异同。

8digital标识符合法吗？

图中给出了4位逐位进位全加器，请完成其VHDL程序。

VHDL程序的基本结构至少应包括实体、（）两部分和对库的引用声明。

编写一个数值比较器VHDL程序的进程（不必写整个结构框架），要求使能信号g低电平时比较器开始工作，输入信号p=q，输出equ为‘0’，否则为‘1’。

根据已给出的二-十（BCD）进制优先权编码器功能表，试写出其VHDL程序。

用IF语句编写一个二选一电路，要求输入a、b, sel为选择端，输出q。

12_bit标识符合法吗？