假设某存储器总线采用同步通信方式，时钟频率为50MHz时钟，每个总线事务以突发方式传输8个字，以支持块长为8个字的Cache行读和Cache行写，每字4字节。对于读操作，访问顺序是1个时钟周期接受地址，3个时钟周期等待存储器读数，8个时钟周期用于传输8个字。对于写操作，访问顺序是1个时钟周期接受地址，2个时钟周期延迟，8个时钟周期用于传输8个字，3个时钟周期恢复和写入纠错码。对于以下访问模式，求出该存储器读/写时在存储器总线上的带宽。
①全部访问为连续的读操作；
②全部访问为连续的写操作；
③65%的访问为读操作，35%的访问为写操作。
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指出主存与Cache之间各个块的映象关系。
若传送106个文字符号，且每个文字符号后均自动跟一个空格，按最短的编码，共需传送多少个二进制位？若传送波特率为9600bPS，共需传送多少时间？
若采用FIFO替换算法，计算Cache的块命中率。
假设在3000次访存中，第一级Cache不命中110次，第二级Cache不命中55次。试问：在这种情况下，该Cache系统的局部不命中率和全局不命中率各是多少？
在编号分别为0，1，2，……，9的16个处理器之间，要求按下列配对通信：（B、1），（8、2），（7、D），（6、C），（E、4），（A、0），（9、3），（5、F）。试选择所用互连网络类型、控制方式，并画出该互连网络的拓扑结构和各级的交换开关状态图。
为了使存储系统的访问效率从0.5提高到0.94，块的大小至少增加到几个字？
如果N=100，采用指令取消技术后，在程序执行过程中，能够节省多少个指令周期？
至少要分配给该程序多少个主存页面才能获得最高的命中率？
要求操作码的平均长度最短，请设计操作码的编码，并计算操作码编码的平均长度。
浮点数系统使用的阶码基值re=2，阶值位数q=2，尾数基值rm=10，尾数位数p′=1，即按照使用的二进制位数来说，等价于p=4。计算在非负阶、正尾数、规格化情况下的最小尾数值、最大尾数值、最大阶值、可表示的最小值和最大值及可表示数的个数。