单项选择题在Verilog HDL中,语句”always@(negedge clk)”表示模块的事件是由clk的()触发的。
A.下降沿
B.上升沿
C.高电平
D.低电平
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1.单项选择题在Verilog HDL中,语句“always@(posedge clk)”表示模块的事件是由clk的()触发的。
A.下降沿
B.上升沿
C.高电平
D.低电平
2.单项选择题在Verilog HDL中,连续赋值语句的“=”号两边的变量都应该是()。
A.wire
B.register
C.wire或register
D.integer
3.单项选择题在Verilog HDL中,连续赋值语句的关键字是()。
A.assign
B.ASSIGN
C.Assign
D.以上均可
4.单项选择题在Verilog HDL的设计模块中,最常用的寄存器型变量是()型变量。
A.reg
B.nets
C.reg或nets
D.integer
5.单项选择题在Verilog HDL的并接操作运算中,已知A=8`b11010001,B=8`b10100010,则{A[3:0],B[5:2]}的结果是()。
A.8`b11010001
B.8`b101000010
C.8`b00011000
D.8`b11110000
6.单项选择题在Verilog HDL的并接操作运算中,用符号”<<”实现对操作数的()操作。
A.逻辑右移
B.算术右移
C.逻辑左移
D.算术左移
7.单项选择题在Verilog HDL的转移操作运算中,用符号”>>”实现对操作数的()操作。
A.逻辑右移
B.算术右移
C.逻辑左移
D.算术左移
8.单项选择题在VerilogHDL的缩减操作运算中,设A=8`b11010001,则”〡A”的运算结果为()。
A.0
B.1
C.x
D.z
9.单项选择题在Verilog HDL的缩减操作运算中,设A=8`b11010001,则”&A”的运算结果为()。
A.0
B.1
C.x
D.z
10.单项选择题在Verilog HDL的关系运算中,如果某个操作数的值不定,则计算结果为()。
A.0
B.1
C.x
D.z
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