‍利用开关代数的公理或定理，判断与（x+y’）’等价的逻辑关系为（）。

约束项在函数化简时可以当作1，是因为在实际电路中，这种输入组合根本不可能会让其发生。

‍若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计（图中反相器上面标注了相应的驱动能力），该输出单元的延迟时间（从a到y）相当于（）个内部标准门级联的延迟时间。

如图，此电路的输入端I0_L是低电平有效，输出A2A1A0是高电平有效，AVALID有效表示的是（）。

若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计（图中反相器上面标注了相应的驱动能力），该输出单元的延迟时间（从a到y）最接近于（）。

要使JK触发器在时钟脉冲作用下，实现输出，则输入信号应为（）。

‏下图逻辑单元实现的功能为（）。

CC4000系列的CMOS门电路不能直接接（）系列的门电路。

为实现将D触发器转换为T触发器，下图所示电路的虚框内应是（）。

如图所示，则F=（）。