当存储系统的访问效率为0.5时，计算命中率和等效访问周期。

设计8位字长的寄存器—寄存器型指令3条，16位字长的寄存器一存储器型变址寻址方式指令4条，变址范围不小于正、负127。请设计指令格式，并给出指令各字段的长度和操作码的编码。

若在程序执行过程中，每从主存装入一块到Cache，平均要对这个块访问16次，计算在这种情况下的Cache命中率。

假设在3000次访存中，第一级Cache不命中110次，第二级Cache不命中55次。试问：在这种情况下，该Cache系统的局部不命中率和全局不命中率各是多少？

若采用LRU替换算法，计算Cache的块命中率。

设16个处理器编号分别为0，1，…，15，要用单级互连网络，当互连函数分别为：（1）Cube3（Cube1）（5）Butterfly（Butterfly）（8）σ-1（9）β（1）（13）ρ（2）时，第13号处理器分别与哪一个处理器相连？

画出其中一组的逻辑图。

若Cache的4个块号为C0、C1、C2和C3，列出程序执行过程中的Cache块地址流。

为了使存储系统的访问效率从0.5提高到0.94，块的大小至少增加到几个字？

浮点数系统使用的阶码基值re=2，阶值位数q=2，尾数基值rm=10，尾数位数p′=1，即按照使用的二进制位数来说，等价于p=4。计算在非负阶、正尾数、规格化情况下的最小尾数值、最大尾数值、最大阶值、可表示的最小值和最大值及可表示数的个数。