A.程序控制I/O方式
B.DMA方式
C.外围处理机方式
D.通道方式
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A.全相连
B.段相连
C.组相连
D.直接
A.向前兼容,并向上兼容
B.向后兼容,力争向上兼容
C.向前兼容,并向下兼容
D.向后兼容,力争向下兼容
A.主存地址
B.逻辑地址
C.物理地址
D.有效地址
A.基址寻址
B.间接寻址
C.变址寻址
D.直接寻址
A.通道开始选择设备期
B.通道数据传送期
C.通道数据传送结束期
D.用户经访管指令进入管态,运行I/O管理程序的期间
A.从上向下设计
B.从下向上设计
C.从两头向中间设计
D.从中间开始向上、向下设计
最新试题
写出N=8的蝶式置换的互连函数,如采用Omega网络,则需几次通过才能完成此变换?画出Omega网络实现此变换的控制状态图。
若Cache的4个块号为C0、C1、C2和C3,列出程序执行过程中的Cache块地址流。
可能的最高页命中率是多少?
为了使存储系统的访问效率达到0.94,命中率和等效访问周期应该提高到多少?
有一个16KB4路组相联Cache的32位微处理器,假定该Cache的块为4个32位的字。主存地址为ABCDE8F8的单元在Cache中的什么位置。
指出访存操作数地址寻址的最大相对位移量为多少个字节?
在编号分别为0,1,2,……,9的16个处理器之间,要求按下列配对通信:(B、1),(8、2),(7、D),(6、C),(E、4),(A、0),(9、3),(5、F)。试选择所用互连网络类型、控制方式,并画出该互连网络的拓扑结构和各级的交换开关状态图。
若在程序执行过程中,每从主存装入一块到Cache,平均要对这个块访问16次,计算在这种情况下的Cache命中率。
为了使存储系统的访问效率从0.5提高到0.94,块的大小至少增加到几个字?
考虑题目全部要求,设计优化实用的操作码形式,并计算其操作码的平均码长。