A.ABEL
B.VHDL
C.VERILOG
D.JTAG
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A.一种特殊流程图被用来定义数位硬件演译法的
B.ASM图需描述从这一状态到下一状态的时序关系
C.由三个基本元件所组成:状态盒、判断盒、条件盒
D.ASM图与状态图非常类似,每一个状态区块等效于组合电路的一个输出
A.FPGA就是一个VLSI电路,最基本的元件就是逻辑阵列
B.典型的FPGA包含上百个或上千个逻辑方块阵列,且使用可规划交互连接将它们连接在一起
C.典型的FPGA逻辑方块包含查看表格、多工器、逻辑闸及正反器
D.查看表格是储存在PROM内的真值表内,且提供此逻辑方块一个组合逻辑电路函数
A.使用或不使用正反器的能力
B.选择时脉边缘的极性
C.暂存器的清除与设定的选择
D.所有正反器都各有独立的时脉输入
A.SPLD在集成电路元件内除了有AND-OR阵列外,还包括了正反器
B.最常被用到的SPLD型态是用T型正反器和PAL组合在一起
C.SPLD的每个部份被称做macrocell,一个macrocell就是一个电路
D.macrocell包含一个积之和的组合逻辑函数及一个可自由选择的正反器
A.现场规划(Field programming)
B.可规划仅读存储器(programmable read-only memory)
C.可清除的(erasable)PROM或是EPROM
D.可电性清除(electrically-erasable)的PROM(EEPROM)
A.PROM
B.PLA
C.PAL
D.PRAM
A.PLA的大小是由输入数目,乘积项数目及输出数目来指定的
B.PLA只可做罩幂规划但不能做现场规划
C.PLA内的译码器是以一个AND阵列所取代,此AND闸被规划成产生输入变量所组成的任何乘积项
D.PLA的输出以OR闸提供所需布林函数的积之和
一个组合电路由下列三个布林代数定义,若想利用一个3-to-8译码器与外加逻辑闸设计此电路,则此逻辑闸应使用何者?()
A.3-input OR Gate
B.3-input AND Gate
C.3-input XOR Gate
D.3-input XNOR Gate
A.SPLD
B.CPLD
C.NPLD
D.FPGA
A.逻辑方块(Logic Block)
B.资料选择器(Data Selector)
C.输入/输出方块(I/O Block)
D.逻辑元素(Logic Element)
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