试用VHDL设计一个4位二进制可逆计数器，该计数器具有同步预置数功能。

问答题试用VHDL设计一个4位二进制可逆计数器，该计数器具有同步预置数功能。

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1.问答题 试用上升沿边沿D触发器和与非门设计一个脉冲序列为100110的序列脉冲产生电路，其状态编码如状态图所示。根据题意列出电路的状态转移真值表和卡诺图；写出状态方程、驱动方程，输出方程，检查电路自启动特性。

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2.问答题 试用边沿JK触发器和门电路设计一个同步五进制计数器，其状态编码如状态图所示。根据题意列出电路的状态转移真值表和卡诺图；写出状态方程、驱动方程，输出方程，检查启动特性。

参考答案：

将3个无效状态101、110、111代入状态方程计算后，获得的次态010、010、000均为有效状态。因此电路能自启动。

3.问答题试用下降沿JK触发器设计一个递增同步六进制计数器。要求计数器的状态转换代码具有相邻性（相邻两组代码中只有一位代码不同），且代码不包含全0和全1的码组。根据题意列出电路的状态转移真值表和卡诺图；写出状态方程、驱动方程，输出方程，检查启动特性。

参考答案：

根据表画出次态Q₂ⁿ⁺¹、Q₁ⁿ⁺¹、Q₀ⁿ⁺¹和输出Y的卡诺图，如图所示。

4.问答题用T触发器作为存储元件，设计一个采用8421码的十进制加1计数器。

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5.问答题设计一个能对两个二进制数X₂=x₂₁，x₂₂，„，x_2n和X₁=x₁₁，x₁₂，„，x_1n进行比较的同步时序电路，其中，X₂、X₁串行地输入到电路的x₂、x₁输入端。比较从x₂₁、x₁₁开始，依次进行到x_2n、x_1n。电路有两个输出Z₂和Z₁，若比较结果X₂>X₁，则Z₂为1，Z₁为0；若X₂1，则Z₂为0，Z₁为1；若X₂=X₁，则Z₂和Z₁都为1。要求用尽可能少的状态数作出状态图和状态表，并用尽可能少的逻辑门和触发器（采用JK触发器）实现其功能。