从不完整的条件语句产生时序模块的原理看，下例预设计4选1多路器和从表面上看都...

问答题 从不完整的条件语句产生时序模块的原理看，下例预设计4选1多路器和从表面上看都包含不完整条件语句，试说明，为什么它们的综合结果都是组合电路。

1.问答题说明信号和变量的功能特点，以及应用上的异同点。

2.问答题什么是固有延时？什么是惯性延时？

3.问答题基于原理图输入方式，用7490（十进制计数器）设计模为872的计数器，且输出个位、十位、百位都应符合8421码权重。

4.问答题用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一个结果。当5位输入中1的数目为奇数时，在最后一位的时刻输出1。（同步复位）（异步复位）

5.问答题基于原理图输入方式，应用4位全加器（74283）和74374（8D触发器）构成4位二进制加法计数器。如果使用74299（8位通用移位寄存器）、74373（8D锁存器）、D触发器和非门来完成上述功能，应该有怎样的电路？

6.问答题基于原理图输入方式，用D触发器构成按循环码（000->001->011->111->101->100->000）规律工作的六进制同步计数器。

7.问答题给出含有异步清0和计数使能的16位二进制加减可控计数器的VHDL描述。

8.问答题用VHDL设计一个功能类似74LS160（异步复位和同步使能加载的十进制加法计数器）的计数器。

9.问答题设计一个具有同步置1，异步清0的D触发器。

10.问答题在VHDL设计中，给时序电路清0（复位）有两种不同方法，它们是什么？如何实现？

同步和异步复位。
解1：含异步复位和时钟使能的D触发器

解2：含同步复位控制的D触发器