以下哪个MOS放大器组态结构最适合用在电压信号处理系统的最后一级？‍（）

现在定义了一个1位的加法器addbit（ci，a，b，co，sum），模块的结果用表达式表示为{co，sub}=a+b+ci，其中a，b为两个加数，ci为来自低位的进位，sum为和，co为向高位的进位，如果以此1位加法器构建四位加法器，同时定义顶层模块中的端口信号和中间变量的定义：下面通过层次调用的方式进行逻辑实现中的表达式正确的是（）。

CD放大器具有较（）的输入电阻和较（）的输出电阻。‌‍‌‍‌

‍在verilogHDL的数字表达方式用，和十进制数127表示的数字相同的表达方式有（）。

‍若某放大器的输入信号为电压信号，输出信号为电流信号，则以下描述正确的有（）。‌

‌10进制计数器模块在数字钟系统中可作为以下哪些模块的子模块？（）

‏TTL或非门组成的逻辑电路如图所示，当输入为以下哪种状态时会出现冒险现象？（）

在对数字钟计时、校时模块进行仿真时，设秒信号的周期为10ns，若要观察24时制计数是否正确，那么在复位信号无效，计时使能信号有效的情况下，仿真需运行多长时间？（）

‍数字频率计设计中的测频计数模块共有多少个状态？（）

‌电路如图所示，如果电容C2开路，则MOSFET的漏极直流电压将会（），漏极交流电压将会（），增益将会（）。