下图（a）是由555定时器构成的单稳态触发电路。1.计算暂稳态维持时间tw2...

问答题 下图（a）是由555定时器构成的单稳态触发电路。
1.计算暂稳态维持时间t_w
2.画出在图（b）所示输入u_i作用下的u_C和u_o的波形。
3.若u_i的低电平维持时间为15ms，要求暂稳态维持时间t_w不变，应采取什么措施？

1.问答题 试计算图中单稳态触发器74LS122的暂稳态时间，R_ext=10kΩ、C_ext=100nF。

根据题图中所给参数，暂稳态时间t_w

2.问答题 Verilog语言程序清单如下，写出电路的逻辑功能，并通过QuartusII进行仿真。

8输入3输出编码器。仿真波形图见（a），仿真电路图见（b）。

3.问答题 Verilog语言程序清单如下，写出电路的逻辑功能，并通过QuartusII进行仿真。

3输入8输出译码器。仿真波形图见（a），仿真电路图见（b）。

4.问答题 Verilog语言程序清单如下，通过QuartusII进行仿真。

5.问答题 用PLD器件实现的电路仿真结果如图所示，请指出电路的功能。

图（a）为二选一数据选择器，图（b）边沿型D触发器，图（c）为电平触发D触发器。

6.问答题简述手工设计与PLD设计的流程？

7.问答题简述CPLD与FPGA的结构特点？

8.问答题用ROM实现全加器。

9.问答题 由一个三位二进制加法计数器和一个ROM构成的电路如下图（a）所示
1．写出输出F₁、F₂和F₃的表达式；
2．画出CP作用下F₁、F₂和F₃的波形（计数器的初态为”0“）

10.问答题用16×4位ROM做成两个两位二进制数相乘（A₁A₀×B₁B₀）的运算器，画出存储矩阵的阵列图。