单个芯片上集成约50万个器件，按照规模划分，该芯片为：（）。‌

单项选择题单个芯片上集成约50万个器件，按照规模划分，该芯片为：（）。‌

A.LSI
B.VLSI
C.ULSI
D.SoC

1.单项选择题摩尔定律之后，集成电路发展有三条主线，以下不是集成电路发展主线的是：（）。

A.More Moore
B.More than Moore
C.Beyond CMOS
D.SoC

2.单项选择题如下不是集成电路产业特性的是：（）。‎

A.资本密集
B.技术密集
C.低风险
D.高风险

3.单项选择题中国高端芯片联盟正式成立时间是：（）。‌

A.2016年7月
B.2017年7月
C.2016年9月
D.2017年9月

4.单项选择题一个6x6的Booth变码保留进位加法（CSA）阵列乘法器中的最终相加加法器应该是一个（）位的进位传播加法器。

A.12
B.6
C.11
D.18

5.单项选择题基4的波兹编码可以把乘法器中的部分积数量减少到原来的（）。

A.1/2
B.1/3
C.1/4
D.2/3

6.单项选择题最高性能的N位加法器结构的延时与位数N之间是（）关系。

A.线性关系
B.平方根关系
C.无关
D.对数关系

7.单项选择题对于一个组成N位加法器当中全加器电路来说，它的关键路径是（）。

A.加数到和的路径
B.加数到进位输出的路径
C.进位输入到和的路径
D.进位输入到进位输出的路径

8.多项选择题下列全加器中的进位输出逻辑表达式正确的是（），其中A，B，C分别是两个加数和进位输入（注：符号^表示异或运算）。

A.AB+C（A+B）
B.AB+C（A^B）
C.A+B+C
D.A^B^C

9.多项选择题下列技术在时钟网络布线中可以采用，来保障时钟信号质量的有（）。

A.增加时钟线与其它互连线的间距
B.增加时钟线的宽度
C.时钟驱动器旁边放置去耦电容
D.在时钟线两侧放置地线
E.时钟线绕线时进行RC匹配

10.单项选择题时钟树的核心思想是（）。

A.通过增加互连线的分支降低布线难度
B.通过均衡时钟信号的路径延时使得时钟偏差最小化
C.把时钟信号均匀的分散到芯片各处
D.使得每个分支上的时钟驱动器数量相等