‏verilogHDL中已经预先定义了的门级原型的符号有（）。

现在定义了一个1位的加法器addbit（ci，a，b，co，sum），模块的结果用表达式表示为{co，sub}=a+b+ci，其中a，b为两个加数，ci为来自低位的进位，sum为和，co为向高位的进位，如果以此1位加法器构建四位加法器，同时定义顶层模块中的端口信号和中间变量的定义：下面通过层次调用的方式进行逻辑实现中的表达式正确的是（）。

‌10进制计数器模块在数字钟系统中可作为以下哪些模块的子模块？（）

‎数字频率计采用4个数字的BCD码计数器，若采样时间0.01s，那么它能够测量的最大频率是多少？（）

可以通过新增以下哪些类型文件添加ChipScope调试IP核？（）

‏在使用verilog描述一个二选一的数据选择器时，使用一条语句来进行描述assign out1=（sel &b）∣（~sel &a），这条语句对应的是（）。

假设NEMOSFET已工作在饱和区，若uDS继续增大时，沟道夹断点向漏极移动。

‍已知Nexys4开发板外部时钟信号频率为100MHz，数字钟用来产生秒信号的时钟信号频率为1Hz，若采用计数器对100MHz的外部时钟分频得到1Hz的秒信号，请问该计数器至少需要多少位？（）

以下哪个MOS放大器组态结构最适合用在电压信号处理系统的最后一级？‍（）

‎CD放大器的性能特征有（）。‎