在某Verilog HDL模块中定义了如下函数：function [2:0] my_function; input [3:0] a,b; begin if(a＞b) my_function=2’b01; else if(a＜b) my_function=2’b10; else my_function=2’b00; endendfunction若模块中对函数进行了调用，令c=my_function(4’b1010,4’b1100)，则变量c的值为（ ） A. 2’b00 B. 2’b01 C. 2’b10 D. 2’b11