已知状态转移图如下：
请在下划线处填写正确的代码：
module reduce (clk, reset, in, out); 
input clk, reset, in; 
output out; 
parameter S0 = 2’b00; 
parameter S1 = 2’b01; 
parameter S2 = 2’b10; 
reg out; reg [1:0] state; 
reg [1:0] next_state; 
always @(posedge clk) 
     if (reset) 
         state = S0; 
     e lse 
          state = next_state;
always @(in or state) 
     case (state) 
……
……
     S1: 
           begin 
               if (in) next_state = S2; 
          else 
               next_state =              ; 
     end 
 ……
……