在Verilog HDL中的常数包括（）、（）和（）三种。

填空题在Verilog HDL中的常数包括（）、（）和（）三种。

1.填空题Verilog HDL的功能描述可以用（）、（）、（）和（）等方法来实现，通常把确定这些设计模块描述的方法称为建模。

2.填空题Verilog HDL的功能描述是用来描述设计模块的（）和模块端口间的（）。

3.填空题Verilog HDL的模块Verilog HDL模块的T/O声明用来声明模块端口定义中各端口数据流动方向，包括（）、（）和（）。

4.填空题Verilog HDL的模块端口定义用来声明电路设计模块的（）和（）。

5.填空题一个完整的Verilog HDL设计模块包括：（）、（）、（）和（）4个部分。

6.填空题一个基本的Verilog HDL程序由（）构成。

7.单项选择题VHDL的STD库包含TEXTIO程序包，它们是文件（）程序包。

A.输入
B.输入/输出
C.输出
D.编辑

8.单项选择题在VHDL中，下列用法中可以综合的是（）。

A.WAIT
B.WAIT FOR
C.WAIT ON
D.WAIT UNTIL

9.单项选择题在VHDL中，可以用“*”和除“/”算术运算的操作数据是（）。

A.INTEGER
B.STD_LOGIC
C.BIT_VECTOR
D.BOOLEAN

10.单项选择题在VHDL中，加”+”和减”-“算术运算的操作数据是（）数据类型。

A.整型
B.实型
C.整型或实型
D.任意类型