A.CPLD较适用于计数器的动作
B.CPLD的矩阵容量较小
C.FPGA的正反器较多
D.FPGA较适用于译码电路

A.模拟器用以检查HDL设计里的RTL描述动作是否正确
B.测试平台不提供模拟所需的信号给模拟器，而由模拟器自行产生
C.逻辑合成器用以接收正确的模拟结果，产生一个连接表，相当于此设计的逻辑阶层描述
D.逻辑阶层电路利用之前的信号做测试，再和前面模拟做比较看是否相符

A.连续指定描述
B.程序指定（无时脉）描述
C.运算子指定描述
D.循环叙述描述

A.ABEL
B.VHDL
C.VERILOG
D.JTAG

A.一种特殊流程图被用来定义数位硬件演译法的
B.ASM图需描述从这一状态到下一状态的时序关系
C.由三个基本元件所组成：状态盒、判断盒、条件盒
D.ASM图与状态图非常类似，每一个状态区块等效于组合电路的一个输出

A.FPGA就是一个VLSI电路，最基本的元件就是逻辑阵列
B.典型的FPGA包含上百个或上千个逻辑方块阵列，且使用可规划交互连接将它们连接在一起
C.典型的FPGA逻辑方块包含查看表格、多工器、逻辑闸及正反器
D.查看表格是储存在PROM内的真值表内，且提供此逻辑方块一个组合逻辑电路函数

A.使用或不使用正反器的能力
B.选择时脉边缘的极性
C.暂存器的清除与设定的选择
D.所有正反器都各有独立的时脉输入

A.SPLD在集成电路元件内除了有AND-OR阵列外，还包括了正反器
B.最常被用到的SPLD型态是用T型正反器和PAL组合在一起
C.SPLD的每个部份被称做macrocell，一个macrocell就是一个电路
D.macrocell包含一个积之和的组合逻辑函数及一个可自由选择的正反器

A.现场规划（Field programming）
B.可规划仅读存储器（programmable read-only memory）
C.可清除的（erasable）PROM或是EPROM
D.可电性清除（electrically-erasable）的PROM（EEPROM）

A.PROM
B.PLA
C.PAL
D.PRAM