有一个16KB4路组相联Cache的32位微处理器，假定该Cache的块为4个32位的字。主存地址为ABCDE8F8的单元在Cache中的什么位置。

共需要多少个触发器和多少个与门？

设计8位字长的寄存器—寄存器型指令3条，16位字长的寄存器一存储器型变址寻址方式指令4条，变址范围不小于正、负127。请设计指令格式，并给出指令各字段的长度和操作码的编码。

画出流水线任务调度的状态有向图。

当存储系统的访问效率为0.5时，计算命中率和等效访问周期。

写出主存地址和Cache地址的格式，并标出各字段的长度。

如果在程序执行过程中访问一个页面，平均要对该页面内的存储单元访问1024次，求访问存储单元的命中率。

若采用FIFO替换算法，计算Cache的块命中率。

如果把一条指令的执行过程分解为“取指令”、“分析”（包括译码和取操作数等）和“执行”（包括运算和写回结果等）三个阶段，并采用三级流水线。仍然要采用指令取消技术，请修改上面的程序。

若对数字0～9和空格采用二进制编码，试设计编码平均长度最短的编码。