对于D触发器，如果时钟频率为10MHz，输出信号Q的频率可能是（）MHz。

已知有二输入逻辑门，只有当输X和Y都为1时，输出F才为1，则X，Y与F的逻辑关系为（）。

若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计（图中反相器上面标注了相应的驱动能力），该输出单元的延迟时间（从a到y）最接近于（）。

与模拟电路相比，数字系统的优越性主要体现在（）。

‎两个二进制数的补码相加，有溢出的是（）。

‏下图逻辑单元实现的功能为（）。

约束项在函数化简时可以当作1，是因为在实际电路中，这种输入组合根本不可能会让其发生。

‏十进制数178.5对应的余3码是（）。

‍若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计（图中反相器上面标注了相应的驱动能力），该输出单元的延迟时间（从a到y）相当于（）个内部标准门级联的延迟时间。

要使CMOS门输入高电平，不能使用的方法为（）。