用VHDL设计一个功能类似74LS160（异步复位和同步使能加载的十进制加法...

问答题用VHDL设计一个功能类似74LS160（异步复位和同步使能加载的十进制加法计数器）的计数器。

1.问答题设计一个具有同步置1，异步清0的D触发器。

2.问答题在VHDL设计中，给时序电路清0（复位）有两种不同方法，它们是什么？如何实现？

同步和异步复位。
解1：含异步复位和时钟使能的D触发器

解2：含同步复位控制的D触发器

3.问答题用原理图输入方式设计一个7人表决电路（用4位二进制全加器），参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。

4.问答题用74283（4位二进制全加器）加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位十进制数A，输出用S表示。（化简）

5.问答题用74148（8-3线八进位优先编码器）和与非门实现8421BCD优先编码器。用3片74139（2线-4线译码器）组成一个5-24线译码器。

6.问答题归纳利用Quartus II进行VHDL文本输入设计的流程：从文件输入一直到硬件功能测试。

7.问答题 根据下图，用两种不同描述方式设计一4选1多路选择器。在设计中需要体现此电路由三个2选1多路选择器构成。解1：层次例化；解2：单层3进程。

8.问答题能把任意一种进制的值向一整数类型的数据对象赋值吗？如果能，怎样做？

9.问答题表达式C<=A+B中，A、B和C的数据类型都是STD_LOGIC_VECTOR，是否能直接进行加法运算？说明原因和解决方法。

10.问答题设计VHDL程序，实现两个8位二进制数相加，然后将和左移或右移4位，并分别将移位后的值存入变量AA和BB中。