A.增加流水结构,缩短关键路径B.使用串行算法,共享硬件资源C.使用并行算法,支持多入多出
A.Testbench也是一个Verilog模块B.Testbench可以使用Verilog中的不可综合语句来产生输入激励C.Testbench本身不需要定义输入输出信号D.Testbench需要先综合再使用
A.触发器B.译码器C.锁存器D.选择器