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Verilog HDL语言对大小写()
A.敏感
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D.只能用大写
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单项选择题
在Verilog HDL语言中,时钟clk信号的下降沿可以表示为()
A.posedge clk
B.negedge clk
C.clk=’1’
D.clk=’0’
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单项选择题
HDL语言支持多种设计描述风格,以下错误的是()
A.器件描述
B.结构描述
C.数据流描述
D.行为描述
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