由555定时器构成的电路如图（a）所示，其中VCC=5V、US=4V。回答下...

问答题 由555定时器构成的电路如图（a）所示，其中V_CC=5V、U_S=4V。回答下列问题：
1.说明由555定时器构成的电路名称。
2.如果输入信号u_i如图（b）所示，画出电路输出u_o的波形。

1.该电路为555定时器构成的施密特触发器。
2.由电路图可知，电路的阈值电压为

1.问答题 下图（a）为由555定时器和D触发器构成的电路，请问：
1．555定时器构成的是那种脉冲电路？
2．在下图（b）中画出u_c、u₀₁、u₀₂的波形；
3．计算u₀₁和u₀₂的频率。

2.问答题 下图（a）是由555定时器构成的单稳态触发电路。
1.计算暂稳态维持时间t_w
2.画出在图（b）所示输入u_i作用下的u_C和u_o的波形。
3.若u_i的低电平维持时间为15ms，要求暂稳态维持时间t_w不变，应采取什么措施？

3.问答题 试计算图中单稳态触发器74LS122的暂稳态时间，R_ext=10kΩ、C_ext=100nF。

根据题图中所给参数，暂稳态时间t_w

4.问答题 Verilog语言程序清单如下，写出电路的逻辑功能，并通过QuartusII进行仿真。

8输入3输出编码器。仿真波形图见（a），仿真电路图见（b）。

5.问答题 Verilog语言程序清单如下，写出电路的逻辑功能，并通过QuartusII进行仿真。

3输入8输出译码器。仿真波形图见（a），仿真电路图见（b）。

6.问答题 Verilog语言程序清单如下，通过QuartusII进行仿真。

7.问答题 用PLD器件实现的电路仿真结果如图所示，请指出电路的功能。

图（a）为二选一数据选择器，图（b）边沿型D触发器，图（c）为电平触发D触发器。

8.问答题简述手工设计与PLD设计的流程？

9.问答题简述CPLD与FPGA的结构特点？

10.问答题用ROM实现全加器。