计算机科学verilog-数字系统设计课程章节练习(2019.10.24)

问答题
$strobe和$display这两个显示用系统任务有什么不同？各用于什么场合？
答案：$display命令的执行是安排在活动事件队列中，但排在非阻赋值赋值数据更新事件之前；$strobe命令的执行是排在非阻...
问答题
在编写测试模块时用什么方法可以使for循环按照时钟的节拍运行？请比较图所示程序段。
答案：
可以在for循环的最后嵌套时钟节拍运行的信号。第一种程序不能按照时钟节拍来对mem[i]赋值，而第二种程序可以。
问答题
为什么在可综合Verilog模块的设计中，必须注意并遵守8条原则？
答案：因为遵循8条原则有助于正确的编写可综合硬件，并且可以消除90%~100%在仿真时可能产生的竞争冒险现象。
问答题
为什么建议在编写Verilog模块程序时，如果用到if语句建议大家把配套的else情况也考虑在内？
答案：因为如果没有配套的else语句，在不满足if条件语句时，将会保持原来的状态不变，从而在综合时会产生一个锁存器，而这是设计...
问答题
为什么综合以后还可以用Verilog进行仿真？
答案：通过综合以后产生的是门级结构，而门级结构再经过Verilog仿真测试验证其正确性。
问答题
为什么说系统任务$readmen可以用来产生用于算法验证的极其复杂的测试用数据流？
答案：在VerilogHDL程序中有两个系统任务$readmemb和$readmemh，并用来从文件中读取数据到存储器中，这两...
问答题
什么是实时处理系统？
答案：实时处理系统是具有实时响应的处理系统。
问答题
沿触发的always块和电平触发的always块各表示什么类型的逻辑电路的行为？为什么？
答案：沿触发的always块常表示时序逻辑电路，因为其和时序有很关。电平触发的always块常表示组合逻辑电路，因为其和只和电...
问答题
什么是综合？是否任何符合语法的VerilogHDL程序都可以综合？
答案：
综合是通过综合器把HDL程序转化成标准的门级结构网表。
不是任何复合语法的VerilogHDL程序都可以综合。
问答题
简单叙述任务和函数的不同点。
答案：（1）函数只能与主模块共用同一个仿真时间单元，而任务可以定义自己的仿真时间单位；
（2）函数不能启动任务，而任...