简述信号与变量的区别。

问答题简述信号与变量的区别。

信号延时赋值，变量立即赋值
信号的代入使用<=，变量的代入使用：=；
信号在实际的硬件当中有对应的连线，变量没有

1.问答题简述VHDL程序的基本结构。

2.判断题若某变量被定义为数值型变量，未赋初始值时默认值为‘0’。

3.判断题CONSTANT T2：std_logic <= ’0’;

4.判断题在结构体中定义一个全局变量（VARIABLES），可以在所有进程中使用。

5.判断题VHDL语言与计算机C语言的没有差别。

6.判断题进程语句中，不管在何时，process语句后面必须列出敏感信号

7.判断题VHDL语言的预算操作包括了逻辑运算符、关系运算符、乘法运算符等，它们三者的优先级是相同的。

8.判断题一个VHAL程序中仅能使用一个进程（process）语句。

9.判断题VHDL可以采用层次化的设计，一个高层的结构体中可以调用低层的实体

10.判断题传统的系统硬件设计方法是采用自上而下（top down）的设计方法，利用硬件描述语言（HDL）的硬件电路设计方法采用自下而上（bottom up）的设计方法。