Verilog HDL的行注释用符号（）开始，注释到本*行结束。

单项选择题Verilog HDL的行注释用符号（）开始，注释到本*行结束。

A./*
B.//
C.--
D.*/

1.单项选择题除了end或以end开头的关键字（如endmodule）语句外，Verilog HDL的每条语句后必须要有（）。

A.逗号“，”
B.句号“。”
C.分号“；”
D.冒号“：”

2.单项选择题Verilog HDL程序的每个模块的内容都是嵌在（）两语句之间。

A.start和endmodule
B.module和end
C.module和endmodule
D.start和endstart

3.单项选择题用Verilog HDL的元件例化方式建模来完成的设计一般属于（）描述方式。

A.行为
B.结构
C.功能
D.行为和结构

4.单项选择题Verilog HDL的功能描述是用来描述设计模块的内部结构和模块端口间的逻辑关系，通常把确定这些设计模块描述的方法称为（）。

A.综合
B.仿真
C.建模
D.设计

5.单项选择题在VerilogHDL模块的I/O声明中，用来声明端口数据流动方向的关键字包括（）。

A.input
B.output
C.inout
D.以上均可

6.单项选择题VerilogHDL是由（）语言演化来的。

A.BASIC
B.C语言
C.PASCAL
D.VHDL

7.单项选择题目前Verilog HDL被IEEE公布的标准是（）。

A.IEEE STD1076-1987
B.IEEE#1064-1995
C.IEEE。STD_LOGIC_1164
D.IEEESTD1076-1993

8.填空题在Verilog HDL中，结构描述包括（）和（）两种抽象级别。

9.填空题在Verilog HDL中，行为描述包括（）、（）和（）3种抽象级别。

10.填空题Verilog HDL的always块语句中的语句是（）语句，always块本身却是（）语句。