在下列符号组中，（）不能作为Verilog HDL的标识符。

单项选择题在下列符号组中，（）不能作为Verilog HDL的标识符。

A.CT7418
B.74LS138
C._74138
D.CT74138_

1.单项选择题Verilog HDL的字符串是用双引号括起来的（）序列。

A.可打印字符
B.大写字母
C.小写字母
D.字母或数字

2.单项选择题在Verilog HDL的常数中，十六进制数符号是用（）表示。

A.d或D
B.b或B
C.o或O
D.h或H

3.单项选择题在Verilog HDL的常数中，八进制数符号是用（）表示。

A.d或D
B.b或B
C.o或O
D.h或H

4.单项选择题在Verilog HDL的常数中，二进制数符号是用（）表示。

A.d或D
B.b或B
C.o或O
D.h或H

5.单项选择题在Verilog HDL的常数中，高阻态数字是用（）表示。

A.X
B.H
C.r
D.Z

6.单项选择题在Verilog HDL的常数中，未知数字是用（）表示。

A._
B.X
C.Z
D.W

7.单项选择题Verilog HDL的行注释用符号（）开始，注释到本*行结束。

A./*
B.//
C.--
D.*/

8.单项选择题除了end或以end开头的关键字（如endmodule）语句外，Verilog HDL的每条语句后必须要有（）。

A.逗号“，”
B.句号“。”
C.分号“；”
D.冒号“：”

9.单项选择题Verilog HDL程序的每个模块的内容都是嵌在（）两语句之间。

A.start和endmodule
B.module和end
C.module和endmodule
D.start和endstart

10.单项选择题用Verilog HDL的元件例化方式建模来完成的设计一般属于（）描述方式。

A.行为
B.结构
C.功能
D.行为和结构