单项选择题在元件例化语句中,用()符号实现名称映射,将例化元件端口声明语句中的信号与PORTMAP()中的信号名关联起来。

A.=
B.:=
C.<=
D.=>


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2.单项选择题在VHDL中,PROCESS本身是()语句。

A.顺序
B.顺序和并行
C.并行
D.任何

3.单项选择题在VHDL中,PROCESS结构内部是由()语句组成的。

A.顺序
B.顺序和并行
C.并行
D.任何

6.单项选择题在VHDL中,可以用语句()表示检测clock下降沿。

A.clock’event
B.clock’eventandclock=’1’
C.clock=’0’
D.clock’eventandclock=’0’

7.单项选择题VHDL中,为目标变量赋值符号是()。

A.=:
B.=
C.<=
D.:=

8.单项选择题下列关于CASE语句的说法不正确的是()。

A.条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。
B.CASE语句中必须要有WHENOTHERS=>NULL语句。
C.CASE语句中的选择值只能出现一次,且不允许有相同的选择值的条件语句出现。
D.CASE语句执行必须选中,且只能选中所列条件语句中的一条

9.单项选择题下列关于变量的说法正确的是()。

A.变量是一个局部量,它只能在进程和子程序中使用
B.变量的赋值不是立即发生的,它需要有一个δ延时
C.在进程的敏感信号表中,既可以使用信号,也可以使用变量
D.变量赋值的一般表达式为:目标变量名<=表达式

10.单项选择题下面哪一个可以用作VHDL中的合法的实体名()。

A.OR
B.VARIABLE
C.SIGNAL
D.OUT1