A.增加cache中的块数
B.增大组的大小
C.增大主存容量
D.增大块的大小
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A.同一条指令的读操作与写操作之间的写后读冲突。
B.先流入的指令的写操作与后流入的指令的读操作之间的写后读冲突
C.后流入的指令的写操作与先流入的指令的读操作之间的读后写冲突
D.两条指令的写操作之间的写后写冲突
A.目录表小
B.块冲突概率低
C.命中率高
D.主存利用率高
A.扩大存储系统的容量
B.提高存储系统的速度
C.扩大存储系统的容量和提高存储系统的速度
D.便于程序的访存操作
A．主存地址
B．逻辑地址
C．物理地址
D．有效地址
A.定长编码
B.哈夫曼编码
C.扩展编码
D.需要根据编码使用的频度计算平均码长后确定
A.缩短指令字长
B.减少程序总位数
C.增加指令字表示的信息
D.A和B和C
A.访存速度快
B.节约主存单元
C.指令字的规整化
D.指令的优化
A.CPU中的通用寄存器
B.主存储器
C.I/O接口中的寄存器
D.堆栈
A.计算机软件所要完成的功能
B.计算机硬件的全部组成
C.编程要用到的硬件组织
D.计算机各部件的硬件实现
A.采用统一的高级语言
B.采用统一的汇编语言
C.模拟
D.仿真
最新试题
指出主存与Cache之间各个块的映象关系。
设16个处理器编号分别为0，1，…，15，要用单级互连网络，当互连函数分别为：（1）Cube3（Cube1）（5）Butterfly（Butterfly）（8）σ-1（9）β（1）（13）ρ（2）时，第13号处理器分别与哪一个处理器相连？
若采用LRU替换算法，计算Cache的块命中率。
为了使存储系统的访问效率从0.5提高到0.94，块的大小至少增加到几个字？
若对数字0～9和空格采用二进制编码，试设计编码平均长度最短的编码。
假设在3000次访存中，第一级Cache不命中110次，第二级Cache不命中55次。试问：在这种情况下，该Cache系统的局部不命中率和全局不命中率各是多少？
设计8位字长的寄存器—寄存器型指令3条，16位字长的寄存器一存储器型变址寻址方式指令4条，变址范围不小于正、负127。请设计指令格式，并给出指令各字段的长度和操作码的编码。
求出流水线的最优调度策略及最小平均延迟时间和流水线的最大吞吐率。
有一个16KB4路组相联Cache的32位微处理器，假定该Cache的块为4个32位的字。主存地址为ABCDE8F8的单元在Cache中的什么位置。
仅根据使用频度，不考虑其它要求，设计出全Huffman操作码，计算其平均码长。