A.访管中断
B.I/O中断
C.程序性中断
D.外部中断
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A.程序控制输入输出方式
B.中断输入输出方式
C.直接存储器访问方式
D.上述3种方式
A.增加cache中的块数
B.增大组的大小
C.增大主存容量
D.增大块的大小
A.同一条指令的读操作与写操作之间的写后读冲突。
B.先流入的指令的写操作与后流入的指令的读操作之间的写后读冲突
C.后流入的指令的写操作与先流入的指令的读操作之间的读后写冲突
D.两条指令的写操作之间的写后写冲突
A.目录表小
B.块冲突概率低
C.命中率高
D.主存利用率高
A.扩大存储系统的容量
B.提高存储系统的速度
C.扩大存储系统的容量和提高存储系统的速度
D.便于程序的访存操作
A.主存地址
B.逻辑地址
C.物理地址
D.有效地址
A.定长编码
B.哈夫曼编码
C.扩展编码
D.需要根据编码使用的频度计算平均码长后确定
A.缩短指令字长
B.减少程序总位数
C.增加指令字表示的信息
D.A和B和C
A.访存速度快
B.节约主存单元
C.指令字的规整化
D.指令的优化
A.CPU中的通用寄存器
B.主存储器
C.I/O接口中的寄存器
D.堆栈
最新试题
指出访存操作数地址寻址的最大相对位移量为多少个字节?
若对数字0~9和空格采用二进制编码,试设计编码平均长度最短的编码。
若采用LRU替换算法,计算Cache的块命中率。
浮点数系统使用的阶码基值re=2,阶值位数q=2,尾数基值rm=10,尾数位数p′=1,即按照使用的二进制位数来说,等价于p=4。计算在非负阶、正尾数、规格化情况下的最小尾数值、最大尾数值、最大阶值、可表示的最小值和最大值及可表示数的个数。
画出流水线任务调度的状态有向图。
假设在3000次访存中,第一级Cache不命中110次,第二级Cache不命中55次。试问:在这种情况下,该Cache系统的局部不命中率和全局不命中率各是多少?
为了使存储系统的访问效率从0.5提高到0.94,块的大小至少增加到几个字?
如果N=100,采用指令取消技术后,在程序执行过程中,能够节省多少个指令周期?
如果把一条指令的执行过程分解为“取指令”、“分析”(包括译码和取操作数等)和“执行”(包括运算和写回结果等)三个阶段,并采用三级流水线。仍然要采用指令取消技术,请修改上面的程序。
写出主存地址和Cache地址的格式,并标出各字段的长度。