下图所示是一集成运放偏置电路的示意图,已知 UCC=-6V,R5=85Ω,R4=68Ω,R3=1.7KΩ,设三极管的β足够大,UBE=0.6V,试问T1、T2的静态电流IC1,IC2为多大?
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下图是集成运放BG303偏置电路的示意图,已知±UCC=±15V,外接偏置电阻R=1MΩ,设三极管的β值均足够大,UBEQ=0.7V,试估算基准电流IREF以及输入级放大管的电流IC1和IC2。
A.虚地与反相
B.虚短与虚地
C.虚短与虚断
D.断路与短路
A.提高输入电阻
B.降低输出电阻
C.增大电路增益
D.稳定静态工作点
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verilog语法中,间隔符号主要包括()。
已知Nexys4开发板外部时钟信号频率为100MHz,数字钟用来产生秒信号的时钟信号频率为1Hz,若采用计数器对100MHz的外部时钟分频得到1Hz的秒信号,请问该计数器至少需要多少位?()
在使用verilog描述一个二选一的数据选择器时,使用一条语句来进行描述assign out1=(sel &b)∣(~sel &a),这条语句对应的是()。
verilogHDL中已经预先定义了的门级原型的符号有()。
MOSFET源极漏极间的长度L越大,沟道长度调制效应越明显。
在verilogHDL的数字表达方式用,和十进制数127表示的数字相同的表达方式有()。
以下哪个MOS放大器组态结构最适合用在电压信号处理系统的最后一级?()
用作电压放大器时,CS放大器不合适的参数为()。
6位7段数码管动态显示模块如图,要求人眼看到所有数码管同时显示各自对应的数字,控制数码管位选信号的动态扫描时钟信号频率约为多少?()
verilogHDL的基本结构中通常需要进行模块范围的定义,VerilogHDL的模块范围的定义的开始和结束方式是()。