‏在使用verilog描述一个二选一的数据选择器时，使用一条语句来进行描述assign out1=（sel &b）∣（~sel &a），这条语句对应的是（）。

假设NEMOSFET已工作在饱和区，若uDS继续增大时，沟道夹断点向漏极移动。

当VGS=0时，能够导通的MOS管为（）

‎6位7段数码管动态显示模块如图，要求人眼看到所有数码管同时显示各自对应的数字，控制数码管位选信号的动态扫描时钟信号频率约为多少？（）

‌10进制计数器模块在数字钟系统中可作为以下哪些模块的子模块？（）

‍verilogHDL的基本结构中通常需要进行模块范围的定义，VerilogHDL的模块范围的定义的开始和结束方式是（）。

‏verilogHDL中已经预先定义了的门级原型的符号有（）。

‍已知Nexys4开发板外部时钟信号频率为100MHz，数字钟用来产生秒信号的时钟信号频率为1Hz，若采用计数器对100MHz的外部时钟分频得到1Hz的秒信号，请问该计数器至少需要多少位？（）

在对数字钟计时、校时模块进行仿真时，设秒信号的周期为10ns，若要观察24时制计数是否正确，那么在复位信号无效，计时使能信号有效的情况下，仿真需运行多长时间？（）

‍数字频率计设计中的测频计数模块共有多少个状态？（）