设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢7进1，产生一个进...

问答题 设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢7进1，产生一个进位输出。

1.问答题 分析下图所示的逻辑电路图，说明该电路的逻辑功能。
要求：
（1）写出该电路的驱动方程、输出函数
（2）写出该电路的状态转移方程
（3）列出该电路的状态转移表、状态转移图
（4）说明该电路的逻辑功能

2.判断题环形计数器在每个时钟脉冲CLK作用时，仅有一位触发器发生状态更新。

3.判断题D触发器的特征方程Qⁿ⁺¹=D，而与Qⁿ无关，所以，D触发器不是时序电路。

4.判断题在同步时序电路的设计中，若最简状态表中的状态数为2^N，而又是用N级触发器来实现其电路，则不需检查电路的自启动性。

5.判断题同步时序电路具有统一的时钟CLK控制。

6.填空题在一个CLK脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的（），触发方式为（）式或（）式的触发器不会出现这种现象。

7.填空题一个同步正常工作时，不允许输入R+S=1的信号，因此它的约束条件是（）。

8.判断题对边沿JK触发器，在CLK为高电平期间，当J=K=1时，状态会翻转一次。

9.单项选择题欲使D触发器按Qⁿ⁺¹=Q^’n工作，应使输入D=（）。

A.0
B.1
C.Q
D.Q’

10.多项选择题欲使JK触发器按Qⁿ⁺¹=1工作，可使JK触发器的输入端（）。

A.J=K=1
B.J=1，K=0
C.J=K=Q’
D.J=K=0
E.J=Q’，K=0