问答题设计一个正负脉宽相等的通用分频器。
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6.单项选择题在Verilog HDL中，语句”always@（negedge clk）”表示模块的事件是由clk的（）触发的。
A.下降沿
B.上升沿
C.高电平
D.低电平
7.单项选择题在Verilog HDL中，语句“always@（posedge clk）”表示模块的事件是由clk的（）触发的。
A.下降沿
B.上升沿
C.高电平
D.低电平
8.单项选择题在Verilog HDL中，连续赋值语句的“=”号两边的变量都应该是（）。
A.wire
B.register
C.wire或register
D.integer
9.单项选择题在Verilog HDL中，连续赋值语句的关键字是（）。
A.assign
B.ASSIGN
C.Assign
D.以上均可
10.单项选择题在Verilog HDL的设计模块中，最常用的寄存器型变量是（）型变量。
A.reg
B.nets
C.reg或nets
D.integer
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