若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计（图中反相器上面标注了相应的驱动能力），该输出单元的延迟时间（从a到y）最接近于（）。

‍若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计（图中反相器上面标注了相应的驱动能力），该输出单元的延迟时间（从a到y）相当于（）个内部标准门级联的延迟时间。

已知函数F（A，B，C，D）=（AB’）’+（C’D+B’C）’，则其最简表达式为（）。

‌如图所示电路论述正确的是（）。

‍利用开关代数的公理或定理，判断与（x+y’）’等价的逻辑关系为（）。

二进制加法运算包含的输入、输出变量有（）。

如图，是151的电路设计，其中输入端的使用了6个反相器，而实现逻辑功能应该可以省掉三个，为什么这么设计（）。

要使TTL与非门变成反相器，多余的输入端不能采用的方法为（）。

已知有二输入逻辑门，只有当输X和Y都为1时，输出F才为1，则X，Y与F的逻辑关系为（）。

若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计（图中反相器上面标注了相应的驱动能力），该输出单元的延迟时间（从a到y）最接近于（）。