编写一个2选1多路器。（输入a，b；输出out；输出由sl电平控制0是a、1是b）。

如下图，并根据时间状态图把程序补充完整，clr是清零使能端，高电平有效，脉冲发生器的输入输出均为8位数据。

设计一个顺序脉冲。

设计一带异步复位端、异步置数段（低电平有效）的四位加法计数器，时钟clk上升沿有效），复位信号clr，置数信号load、输入数据data、输出qout。

使用case语句实现四选一多路选择器。

设计一个有清零、使能、装载功能的四位十进制减1计数器。清零低有效，使能、装载高有效。功能优先级为清零>装载>使能。

半加器的程序如下，补全程序。

设计一个带复位端且对输入时钟clk进行二分频模块，设计要求：复位信号为同步、高电平有效，时钟的下降沿触发。

同步D触发器的程序如下，补全程序。

利用Verilog语言设计一位半加法器。输入信号：被加数a；加数b；输出信号：和数sum；进位count。