任何时序电路都以（）为驱动信号，时序电路只是在时钟信号的边沿到来时，其状态才发生改变。

试举出两种可编程逻辑器件（）、FPGA。

图中给出了4位逐位进位全加器，请完成其VHDL程序。

请列举三种可编程逻辑器件：EEPROM、（）、FPGA。

VHDL是否区分大小写？

用IF语句编写一个四选一电路，要求输入d0～d3, s为选择端，输出y。

语句type wr is（wr0，wr1，wr2，wr3，wr4，wr5）；定义了一个状态机变量wr，可以直接对wr赋值。

12_bit标识符合法吗？

根据已给出的二-十（BCD）进制优先权编码器功能表，试写出其VHDL程序。

简述CPLD与FPGA的异同。