A.ChipScope Defintion and Connection Files
B.IP
C.Verilog Test Fixture
D.VHDL Package
您可能感兴趣的试卷
你可能感兴趣的试题
A.xor
B.not
C.nand
D.nor
A.8’b11_11_11_11
B.8’b1111111
C.8’h7f
D.8’d127
A.换页符
B.换行符
C.TAB键
D.空格符
6位7段数码管动态显示模块如图,要求人眼看到所有数码管同时显示各自对应的数字,控制数码管位选信号的动态扫描时钟信号频率约为多少?()
A.1Hz
B.100Hz
C.1kHz
D.10Hz
A.1
B.4
C.3
D.5
现在定义了一个1位的加法器addbit(ci,a,b,co,sum),模块的结果用表达式表示为{co,sub}=a+b+ci,其中a,b为两个加数,ci为来自低位的进位,sum为和,co为向高位的进位,如果以此1位加法器构建四位加法器,同时定义顶层模块中的端口信号和中间变量的定义:
下面通过层次调用的方式进行逻辑实现中的表达式正确的是()。
A.addbit U0(r1[0],r2[0],ci,result[0],cl)
B.addbit (r1[0],r2[0],ci,result[0],c1)
C.addbit U0(ci,r1[0],r2[0],cl,result[0])
D.addbit (r1,r2,ci,result,c1)
A.过程描述方式
B.行为描述方式
C.数据流描述方式
D.寻迹描述方式
A./*...*/
B.{...}
C.begin...end
D.module...endmodule
TTL或非门组成的逻辑电路如图所示,当输入为以下哪种状态时会出现冒险现象?()
A.A =1,B =0,D =0
B.A =0,B =1,D =1
C.A =1,B =1,D =0
D.A =0,B =1,C =1
某次电路实验中,一同学按如下电路图连接电路,完成实验。其中D0,D1端为输入端,S0与S1为输出端。在实验过程中,该同学观测到输出端S0,S1端输出电平分别为逻辑高电平,逻辑低电平。请问此刻电路输入端D0,D1电平可能分别为()。
A.高电平,高电平
B.低电平,高电平
C.高电平,低电平
D.低电平,低电平
最新试题
I=0.5mA,Vt=1.5V,k′n(W/L)=1mA/V2,VA足够大。输入输出信号均通过电容耦合进行传输(注意图中未画出电容),要实现增益为15倍的放大电路,则RD=()kΩ。
一块通用面包板,公共条是三•四•三分段连通型,那么这块板上最多有()个插孔在内部是连通在一起的。
以下哪个MOS放大器组态结构最适合用在电压信号处理系统的最后一级?()
CD放大器的性能特征有()。
在使用verilog描述一个二选一的数据选择器时,使用一条语句来进行描述assign out1=(sel &b)∣(~sel &a),这条语句对应的是()。
CD放大器因为源极输出信号几乎与栅极输入信号变化一致,因此被称为“源极跟随器”。
TTL或非门组成的逻辑电路如图所示,当输入为以下哪种状态时会出现冒险现象?()
CS、CG和CD三种组态中,最适合做电压放大器的还是CS放大器。
若某放大器的输入信号为电压信号,输出信号为电流信号,则以下描述正确的有()。
6位7段数码管动态显示模块如图,要求人眼看到所有数码管同时显示各自对应的数字,控制数码管位选信号的动态扫描时钟信号频率约为多少?()