放大电路如图(a)所示,正常工作时静态工作点为Q。
(1)如工作点变为图(b)中的Q’和Q’’,试分析是由电路中哪一元件参数改变而引起的?
(2)如工作点变为图(c)中的Q’和Q’’,又是电路中哪一元件参数改变而引起的?
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I=0.5mA,Vt=1.5V,k′n(W/L)=1mA/V2,VA足够大。输入输出信号均通过电容耦合进行传输(注意图中未画出电容),要实现增益为15倍的放大电路,则RD=()kΩ。
verilog语法中,间隔符号主要包括()。
在verilogHDL的数字表达方式用,和十进制数127表示的数字相同的表达方式有()。
verilogHDL的基本结构中通常需要进行模块范围的定义,VerilogHDL的模块范围的定义的开始和结束方式是()。
当VGS=0时,能够导通的MOS管为()
一块通用面包板,公共条是三•四•三分段连通型,那么这块板上最多有()个插孔在内部是连通在一起的。
CG放大器的性能描述合理的是()。
现在定义了一个1位的加法器addbit(ci,a,b,co,sum),模块的结果用表达式表示为{co,sub}=a+b+ci,其中a,b为两个加数,ci为来自低位的进位,sum为和,co为向高位的进位,如果以此1位加法器构建四位加法器,同时定义顶层模块中的端口信号和中间变量的定义:下面通过层次调用的方式进行逻辑实现中的表达式正确的是()。
某次电路实验中,一同学按如下电路图连接电路,完成实验。其中D0,D1端为输入端,S0与S1为输出端。在实验过程中,该同学观测到输出端S0,S1端输出电平分别为逻辑高电平,逻辑低电平。请问此刻电路输入端D0,D1电平可能分别为()。
电路如图所示,如果电容C2开路,则MOSFET的漏极直流电压将会(),漏极交流电压将会(),增益将会()。