如图，是151的电路设计，其中输入端的使用了6个反相器，而实现逻辑功能应该可以省掉三个，为什么这么设计（）。

若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计（图中反相器上面标注了相应的驱动能力），该输出单元的延迟时间（从a到y）最接近于（）。

对于D触发器，如果时钟频率为10MHz，输出信号Q的频率可能是（）MHz。

与模拟电路相比，数字系统的优越性主要体现在（）。

‍若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计（图中反相器上面标注了相应的驱动能力），该输出单元的延迟时间（从a到y）相当于（）个内部标准门级联的延迟时间。

‎两个二进制数的补码相加，有溢出的是（）。

约束项在函数化简时可以当作1，是因为在实际电路中，这种输入组合根本不可能会让其发生。

为实现将D触发器转换为T触发器，下图所示电路的虚框内应是（）。

若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计（图中反相器上面标注了相应的驱动能力），该输出单元的延迟时间（从a到y）最接近于（）。

‍利用开关代数的公理或定理，判断与（x+y’）’等价的逻辑关系为（）。