如下图，并根据时间状态图把程序补充完整，clr是清零使能端，高电平有效，脉冲发生器的输入输出均为8位数据。

设计一个D触发器。

利用Verilog语言设计一位半加法器。输入信号：被加数a；加数b；输出信号：和数sum；进位count。

8-3编码器的真值表如下表所示，完成整个程序的编写。

设计一个四位全加器。

设计一个顺序脉冲。

设计一带异步复位端、异步置数段（低电平有效）的四位加法计数器，时钟clk上升沿有效），复位信号clr，置数信号load、输入数据data、输出qout。

编写一个2选1多路器。（输入a，b；输出out；输出由sl电平控制0是a、1是b）。

使用Verilog语言设计一个脉冲发生器。

利用verilog语言设计一个1/2分频器。