编写一个4位加法计数器VHDL程序的进程（不必写整个结构框架），要求复位信号...

问答题编写一个4位加法计数器VHDL程序的进程（不必写整个结构框架），要求复位信号reset低电平时计数器清零，变高后，在上升沿开始工作；输入时钟信号为clk，输出为q。

1.问答题用IF语句编写一个二选一电路，要求输入a、b, sel为选择端，输出q。

2.填空题请列举三种可编程逻辑器件：EEPROM、（）、FPGA。

3.问答题signal标识符合法吗？

4.问答题12_bit标识符合法吗？

5.问答题digital_ _8标识符合法吗？

6.问答题VHDL是否区分大小写？

7.问答题 完成下图所示的触发器。

8.问答题 简述moore状态机和mealy状态机的区别。

9.问答题简述如何利用计数器精确控制时序。

10.判断题语句type wr is（wr0，wr1，wr2，wr3，wr4，wr5）；定义了一个状态机变量wr，可以直接对wr赋值。