对于D触发器，如果时钟频率为10MHz，输出信号Q的频率可能是（）MHz。

​构成数字电路最基本的器件主要有（）。

‏十进制数178.5对应的余3码是（）。

​数字设计的层次主要有（）。

‍利用开关代数的公理或定理，判断与（x+y’）’等价的逻辑关系为（）。

‎BCD码译码器如果不允许输入大于9的数值的时候，当输入10时，输出为（）。

若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计（图中反相器上面标注了相应的驱动能力），该输出单元的延迟时间（从a到y）最接近于（）。

如图，是151的电路设计，其中输入端的使用了6个反相器，而实现逻辑功能应该可以省掉三个，为什么这么设计（）。

要使JK触发器在时钟脉冲作用下，实现输出，则输入信号应为（）。

关于集成块的输出单元，下列说法中正确的是（）。