A.译码器
B.触发器
C.加法器
D.逻辑门
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A.(A+B)
B.(A-C)
C.(B+C)
D.(B-C)
A.3
B.4
C.5
D.8
A.5
B.10
C.32
D.31
图中所示电路,若X(t)=1,Q(t)=0,触发器的新态和输出是()。
A.Q(t+1)=0,Z(t)=0
B.Q(t+1)=0,Z(t)=1
C.Q(t+1)=1,Z(t)=0
D.Q(t+1)=1,Z(t)=1
A.11010100
B.00101011
C.10100110
D.01010011
A.00010010
B.10010010
C.10010001
D.11101110
A.1V
B.2V
C.3V
D.4V
A.A’+AB+B’D
B.(A’+B)(B’+C ’)
C.C+B+B’C
D.(A’+B’)(A’+C)
A.异或门
B.或门
C.或非门
D.与门
A.触发器延迟时间+下一状态逻辑(组合电路)的延迟时间
B.下一状态逻辑(组合电路)的延迟时间+触发器的保持时间
C.下一状态逻辑(组合电路)的延迟时间+触发器的建立时间
D.触发器延迟时间+下一状态逻辑(组合电路)的延迟时间+触发器的建立时间
最新试题
若集成块内部为驱动单元提供的驱动能力为1X,对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力),该输出单元的延迟时间(从a到y)相当于()个内部标准门级联的延迟时间。
与模拟电路相比,数字系统的优越性主要体现在()。
为实现将D触发器转换为T触发器,下图所示电路的虚框内应是()。
二进制加法运算包含的输入、输出变量有()。
BCD码译码器如果不允许输入大于9的数值的时候,当输入10时,输出为()。
利用开关代数的公理或定理,判断与(x+y’)’等价的逻辑关系为()。
输出端不能直接线与的门电路有()。
逻辑函之间满足()关系。
两个二进制数的补码相加,有溢出的是()。
十进制数178.5对应的余3码是()。