‌当共阴极7段数码管显示2的时候，输出应该为（）。

若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计（图中反相器上面标注了相应的驱动能力），该输出单元的延迟时间（从a到y）最接近于（）。

要使CMOS门输入高电平，不能使用的方法为（）。

约束项在函数化简时可以当作1，是因为在实际电路中，这种输入组合根本不可能会让其发生。

如图，是151的电路设计，其中输入端的使用了6个反相器，而实现逻辑功能应该可以省掉三个，为什么这么设计（）。

逻辑函之间满足（）关系。

电路结构如图所示，该电路是（）。

输出端不能直接线与的门电路有（）。

‎如图电路，描述正确的是（）。

如图，此电路的输入端I0_L是低电平有效，输出A2A1A0是高电平有效，AVALID有效表示的是（）。