如图,此电路的输入端I0_L是低电平有效,输出A2A1A0是高电平有效,AVALID有效表示的是()。
A.有有效的输入.I7_L到I0_L全部为1
B.无法判断
C.有有效的输入.I7_L到I0_L不全部为1
D.没有有效的输入,.I7_L到I0_L全部为0
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A.0010010
B.1111101
C.1101101
D.0000010
A.是全1
B.是任意数值,每次会不同
C.是一个数值,这个数值是固定的
D.是全0
使用74HC138实现逻辑函数正确的是()。
A.Y2,Y4,Y5连与非门
B.Y2,Y4,Y5连或门
C.Y2,Y4,Y5连或非门
D.Y2,Y4,Y5连与门
逻辑函之间满足()关系。
A.互为正负逻辑
B.对偶
C.相等
D.反演
A.或
B.与
C.同或
D.异或
A.A’+B
B.A’+B+C ’
C.A’+B+B’C ’D’
D.A’+B+C ’D’
A.x y’
B.x’+y
C.x ’y
D.x +y’
A.输出单元一定是大驱动反相器
B.中小规模集成块的时间延迟主要取决于输出单元设计
C.输出单元成本和延迟远大于内部所有单元之和
D.输出单元的驱动能力通常为内部驱动能力的上千倍以上
若集成块内部为驱动单元提供的驱动能力为1X,对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力),该输出单元的延迟时间(从a到y)相当于()个内部标准门级联的延迟时间。
A.800
B.60
C.15
D.240
若集成块内部为驱动单元提供的驱动能力为1X,最小反相器(1X)延迟时间为2,对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力),该输出单元的延迟时间(从a到y)最接近于()。
A.1000
B.10
C.100
D.30
最新试题
输出端不能直接线与的门电路有()。
如图电路实现的逻辑函数是()。
如图所示电路论述正确的是()。
若集成块内部为驱动单元提供的驱动能力为1X,最小反相器(1X)延迟时间为2,对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力),该输出单元的延迟时间(从a到y)最接近于()。
CC4000系列的CMOS门电路不能直接接()系列的门电路。
已知有二输入逻辑门,只有当输X和Y都为1时,输出F才为1,则X,Y与F的逻辑关系为()。
已知函数F(A,B,C,D)=(AB’)’+(C’D+B’C)’,则其最简表达式为()。
要使CMOS门输入高电平,不能使用的方法为()。
如图所示,则F=()。
为实现将D触发器转换为T触发器,下图所示电路的虚框内应是()。